Tue, 19 Feb 2019 10:40:15 +0100

1 files changed, 52 insertions, 0 deletions

diff --git a/VHDL.wiki b/VHDL.wiki
new file mode 100644
index 0000000..902a3c7
--- /dev/null
+++ b/VHDL.wiki
@@ -0,0 +1,52 @@
+= VHDL =
+
+VHDL = VHSIC HDL
+VHSIC = Very High Speed Integrated Circuits
+HDL = Hardware Description Language
+
+Verilog mer hacker-vänligt
+Vanligare i USA
+
+VHDL vanligare i Europa
+
+== "Kod" ==
+
+Gränssnitt mot omvänden
+{{{vhdl
+entity namen1 is
+  -- beskrivningav in och utgångar
+end entity namn1;
+}}}
+
+Intern implementation.
+{{{vhdl
+architecture namn2 of namn1 is
+  -- beskrivning av interna signaler
+begin
+  -- beskrvining av funktion
+end architecture namn2;
+}}}
+
+== Exempelkrets ==
+
+$$ \begin{aligned}
+\text{låt} x &= a \wedge b \\
+           y &= a \wee b :
+c = \neg (x \wee y)
+\end{aligned} $$
+
+{{{vhdl
+entity knet is
+    port (a, b : in std_logic;
+          c: out std_logic);
+end entity knet;
+  
+architecture fisttry of knet is
+  signal x, y : std_logic;
+begin
+  c <= not (x or y);
+  x <= a and b;
+  y <= a or b;
+end architecture fisttry;
+}}}
+